ID de l'article: 000078235 Type de contenu: Dépannage Dernière révision: 11/09/2012

Quels fichiers dois-je mettre à jour dans mon contrôleur UniPHY lorsque le partage DES OCT est activé ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous créez des contrôleurs UniPHY dont le partage d’OCT est activé, vous devez avoir un contrôleur UniPHY spécifié comme le maître OCT et les autres comme s’il s’agisse d’un contrôleur de l’OCT.

    Si vous génèrez un contrôleur QDR II ou RLDRAM II UniPHY avec esclave OCT activé, vous devez modifier le script de répartition des broches pour permettre au fitter de résoudre correctement le nom du bloc de résiliation OCT dans le cœur principal de l’OCT.

    Pour modifier le script de répartition des broches pour QDR II ou RLDRAM II OCT, suivez ces étapes :

    1. Dans un éditeur de texte, ouvrez le fichier de script des broches de votre cœur, comme suit :

    . Pour les systèmes générés avec le gestionnaire de plug-in MegaWizard :

    Ouvrez le fichier /fichier_pin_assignments.tcl. (Cela est incorrectement spécifié dans le Manuel de l’interface de mémoire externe version 11.1, novembre 2011).

    . Pour les systèmes générés avec Qsys ou SOPC Builder :

    Ouvrez le fichier Path>//_pin_assignments.tcl.

    2. Recherchez la ligne suivante :

    . définir ::master_corename « _MASTER_CORE_ »

    3. Remplacez _MASTER_CORE_ par le nom d’instance du maître UniPHY auquel l’esclave est connecté. Même si la variable est appelée master_corename, le nom de l’instance maître doit être utilisé. Le nom à utiliser est le même que celui du nom d’instance dans le nom de cœur fichier _all_pins.txt qui est automatiquement généré lorsque le nom du cœur maître _pin_assignments.tcl script fonctionne.

    Produits associés

    Cet article concerne 8 produits

    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® III
    FPGA Stratix® II GT
    FPGA Stratix® II GX
    FPGA Stratix® IV E

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.