ID de l'article: 000078240 Type de contenu: Dépannage Dernière révision: 16/03/2021

Pourquoi ne peut-elle pas réaliser une reconfiguration dynamique passant d’un faible taux de données à un taux de données élevé, lorsque la conception commence à un faible taux de données ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Émetteur-récepteur PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’IP PHY de l’émetteur-récepteur E-Tile, la reconfiguration dynamique d’un faible taux de données à un débit de données élevé échoue lorsque la conception est démarrée à un faible taux de données.

    Par exemple, il ne permet pas la reconfiguration dynamique de la vitesse de transfert PMA-direct de 2,4576 Gbit/s (20 bits, vitesse de transfert de 122,88 MHz) au taux de données le plus élevé de 24,33024 Gbit/s avec PCS et FEC (32 bits, 760,32 MHz).

    Résolution

    Pour les versions 20.4 et antérieures du logiciel Intel® Quartus® Prime Pro Edition, les conceptions doivent d’abord démarrer à un rythme élevé, puis reconfigurer de manière dynamique, quelle que soit leur fréquence.

    Ce problème est résolu à partir de la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Stratix® 10 DX
    FPGA et FPGA SoC Intel® Agilex™ 7 série F
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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