Identifiant de l'article: 000078259 Type de contenu: Dépannage Dernière révision :: 08/12/2012

Quel bloc de tension est utilisé sur les broches d’entrée d’horloge uniques des périphériques Stratix V, Arria V et Cyclone V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Lorsqu’elles sont configurées avec une seule norme d’E/S terminée, les broches d’entrée de l’horloge des périphériques Stratix® V, Arria® V et Cyclone® V sont alimentées par la fourniture VCCIO de leur banque d’E/S correspondante.
Solution

 

Produits associés

Cet article concerne 12 Produits

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Stratix® V E

Vous avez encore besoin d'aide?

Communiquer avec l'assistance

Avis de non-responsabilité

1

Toutes publications et utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.ca.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.