Oui, vous pouvez toujours réaliser des tests d’analyse des limites et/ou utiliser l’analyseur logique SignalTap® II pour analyser les données fonctionnelles dans le FPGA. Cependant, la configuration JTAG n’est pas possible après la programmation de la clé de sécurité dans le FPGA Stratix® II.
Lors de l’utilisation de l’analyseur logique SignalTap II, vous devez d’abord configurer le périphérique avec un fichier de configuration chiffré en utilisant les modes de configuration Série passive (PS), Fast Passive Parallel (FPP) ou Active Serial (AS). La conception doit contenir au moins une instance de l’analyseur logique SignalTap II. Une fois que le FPGA est configuré avec une instance d’analyseur de logique SignalTap II dans la conception, puis lorsque vous ouvrez la fenêtre/l’interface graphique de l’analyseur logique SignalTap II dans le logiciel Quartus® II, vous devez simplement numériser la chaîne et il sera prêt à acquérir des données sur JTAG.