ID de l'article: 000078481 Type de contenu: Dépannage Dernière révision: 22/08/2014

Pourquoi les paramètres PLL fractionnaire (fPLL) ne peuvent-ils pas être modifiés à l’aide de l’Éditeur de propriétés de ressources ou du Planificateur de puce lors du ciblage de périphériques Stratix® V, Arria® V ou Cyclone® V ?

Environnement

  • Logiciel Intel® Quartus® II
  • FPGA Intel® IP pour émetteur-récepteur PLL Arria® V GZ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il n’est pas possible de modifier les paramètres des fPLL à l’aide de l’éditeur de propriétés de ressources ou du planificateur de puces dans le logiciel Quartus® II lors de la conception avec des périphériques Stratix® V, Arria® V ou Cyclone® V.

    Résolution

    Utilisez la fonction de reconfiguration PLL pour mettre à jour dynamiquement les paramètres fPLL.

    Pour plus de détails, reportez-vous à AN661 : Mise en œuvre de la reconfiguration PLL fractionnaire avec Altera mégafonctions de reconfig PLL et Altera PLL (PDF)

    Produits associés

    Cet article concerne 11 produits

    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE

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