Il est possible que vous voyiez cette erreur dans les versions 13.1 et ultérieures du logiciel Quartus® II, lors de la mise en œuvre de l’IP ALTLVDS_RX avec Altera_PLL externe et un alignement de phase dynamique (DPA) activé avec plus de 2 canaux, dans les périphériques Arria® V.
Pour contourner cette situation, suivez tout d’abord les étapes de mise en œuvre des ALTLVDS_RX et des ALTLVDS_TX avec le mode PLL externe comme décrit dans les solutions connexes.
Ensuite, après avoir exécuté l’analyse et la synthèse dans le logiciel Quartus II, copiez le module lvds_rx_lvds_rx du contenu du fichier db/lvds_rx_lvds_rx.v dans le fichier lvds_rx.v.
Cela permettra d’ajouter le module lvds_rx_lvds_rx dans le fichier lvds_rx.v.
Assurez-vous que tous les incidents de rx_dpaclock sont de 8 bits et que toutes les connexions de rx_dpaclock sont également correctes, par exemple,
.dpaclkin (rx_dpaclock),
Au lieu de:
.dpaclkin ({8{rx_dpaclock}}),
Le problème sera résolu dans une version ultérieure du logiciel Quartus II.
