ID de l'article: 000078685 Type de contenu: Dépannage Dernière révision: 18/11/2017

Il est possible que l’analyseur de synchronisation Spectra-Q applique de manière incorrecte la dération timequest aux conceptions des set_timing_derate les blocs de ciblage des affectations avec une période minimale ou des limites de largeu...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Pour les modèles Arria® 10 et Cyclone® 10, si vous appliquez la set_timing_derate commande Tcl sur des blocs ayant une période minimale ou des limites minimales de largeur d’impulsion, Spectra-Q TimeQuest peut appliquer incorrectement la dération de synchronisation à votre conception.

    Ce problème affecte le logiciel Quartus® Prime Standard Edition et le logiciel Quartus Prime Pro Edition.

    Résolution

    Exécutez Spectra-Q Timing Analyzer avec force_dat l’option :

    • Exécutez quartus_sta -force_dat depuis la ligne de commande.
    • Exécutez create_timing_netlist -force_dat depuis le gui TimeQuest Spectra-Q.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Intel® Cyclone® 10 GX
    FPGA Intel® Cyclone® 10

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