Vous pouvez constater des violations de synchronisation importantes dans le rapport de synchronisation DDR pour votre conception de contrôleur mémoire UniPHY si vous utilisez la directive derive_pll_clocks dans le fichier SDC pour votre conception. Si le fichier SDC contenant la contrainte de derive_pll_clocks est appelé avant que le fichier UniPHY SDC soit appelé dans le logiciel Quartus® II, TimeQuest créera des horloges pour les horloges de sortie PLL UniPHY. Ces horloges créées auront des noms différents par rapport aux horloges créées par le fichier SDC UniPHY. Par conséquent, TimeQuest ne sera pas en mesure d’analyser correctement l’IP basée sur UniPHY en raison des noms d’horloge contradictoires.
La solution de contournement consiste à s’assurer que le fichier QIP UniPHY est indiqué avant le fichier SDC de conception pour le projet. Dans Quartus, ouvrez le « Project > Ajouter/Supprimer des fichiers dans le projet... » fenêtre, sélectionnez le fichier QIP UniPHY, et cliquez sur le bouton « Up » (En place) jusqu’à ce que le fichier QIP figure en haut de la liste ou vous pouvez également apporter les modifications au fichier QSF pour appeler tout d’abord le fichier QIP IP UniPHY.
Une autre solution consiste à supprimer les directives derive_pll_clocks dans vos fichiers SDC.
Notez qu’il n’est pas recommandé de supprimer la directive derive_pll_clocks des cœurs IP Altera®.