ID de l'article: 000079210 Type de contenu: Dépannage Dernière révision: 11/02/2013

TimeQuest peut signaler incorrectement une défaillance de la synchronisation d’une interface mémoire dure sur le sous-système HPS des périphériques SoC Cyclone V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits DDR2, DDR3 et LPDDR2.

    Pour l’interface de mémoire dure utilisant le processeur ARM sur Cyclone SoC V périphériques, reportez le DDR dans TimeQuest peut signaler des pannes de synchronisation erronées. Ces rapports de défaillance de synchronisation dans l’analyse post-aamble de synchronisation ou DQS l’analyse de synchronisation CK peut être ignorée.

    Ce problème ne s’applique pas aux interfaces de mémoire dure ou soft dans le FPGA.

    Résolution

    La solution à ce problème est d’ignorer le timing signalé Échec.

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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