En raison d’un problème dans les versions 12.1 et ultérieures du logiciel Quartus® II, il est possible que vous voyiez cette erreur dans Arria® périphériques V lors de l’utilisation de la ALTLVDS_TX Intel® FPGA IP en mode PLL externe.
Erreur : le nœud de bloc DPA SERDES « lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|arriav_serdes_dpa1 » n’est pas correctement connecté sur le port « TXFCLK ». Il doit être connecté à l’un des ports valides répertoriés ci-dessous. Infos : Peut être connecté au port LVDSCLK de arriav_pll_lvds_output WYSIWYGInfo : peut être connecté au port OUTCLK de generic_pll WYSIWYG
Pour contourner ce problème, une mémoire tampon LVDS doit être insérée entre la PLL externe et l’instance ALTLVDS sur le tx_inclock et les ports tx_enable .
Reportez-vous à une solution connexe dans la section Relative pour savoir comment ajouter une mémoire tampon LVDS intermédiaire entre la PLL externe et la Intel FPGA IP ALTLVDS.