ID de l'article: 000079277 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi l’émetteur-récepteur Arria® II GX CDR, configuré en mode verrouillé automatique, maintient-il le signal rx_freqlocked affirmé dans un autre mode que le mode PCIe ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Vous pouvez observer rx_freqlocked signal bloqué position haute/affirmée en raison d’un problème de verrouillage CDR causé par un bogue logiciel dans Quartus II 10.0 SP1 et versions antérieures. Ce problème peut être observé dans tous les modes, à l’exception du mode PCIe. SAS/SATA ou les applications utilisant rx_signaldetect signal peuvent nécessiter une solution de contournement supplémentaire.

Pour une explication des raisons pour lesquelles l’unité CDR Arria® II GX peut conserver le signal rx_freqlocked affirmé dans tout autre mode que le mode PCIe, reportez-vous à la feuille d’errata Arria II GX (PDF).

Pour contourner ce problème, téléchargez et installez le correctif approprié à partir des liens ci-dessous. La solution logicielle pour résoudre ce problème est entièrement intégrée dans les versions logicielles Quartus II ultérieures à 10.0 SP1, donc aucun correctif n’est nécessaire dans une version logicielle ultérieure.

Notez que les correctifs logiciels ne sont pas compatibles avec certains correctifs précédents indiqués ci-dessous. Si vous utilisez l’un de ces correctifs incompatibles, examinez l’autre solution impliquant la séquence de réinitialisation illustrée à la figure 1 et décrite ci-dessous, ou déposez une demande de service à mysupport.altera.com si vous avez besoin d’un correctif compatible.

Après avoir installé le correctif, vous pouvez simplement réexécuter l’assembleur de logiciels Quartus II sans avoir besoin d’effectuer une compilation complète.

Résolution

Remarque : si vous n’utilisez pas le signal rx_signaldetect, ignorez la synchronisation du cycle d’horloge parallèle de 64 k et reportez-vous uniquement aux étapes ci-dessous.

  1. Affirmez les signaux rx_analogreset et rx_digitalreset.
  2. Les signaux rx_freqlocked[0..n-1] seront faibles, indiquant que les émetteurs-récepteurs se verrouillent sur l’horloge de référence (verrouillage de référence).
  3. Déaffirmez le signal rx_analogreset. Assurez-vous que les données sont présentes aux entrées du récepteur avant de déconfirmer le signal rx_analogreset. Si vous utilisez le port rx_signaldetect, vous pouvez suivre le diagramme de synchronisation comme suggéré ci-dessus. Si vous n’utilisez pas le signal rx_signaldetect, reportez-vous à la remarque spéciale ci-dessous sur la façon de détecter la présence de données dans votre mémoire tampon RX.
  4. Les signaux rx_freqlocked[0..n-1] seront élevés, indiquant que les émetteurs-récepteurs se verrouillent sur les données.
  5. Environ 4 μs (tLTD_Auto) après la dernière rx_freqlocked le signal monte, déaffirmez le signal rx_digitalreset.

Remarque spéciale

Utilisez une ou plusieurs des méthodes suivantes pour déterminer si des données sont présentes dans la mémoire tampon RX.

  1. La détection du signal est disponible en modes PCIe et Basic. Vous pouvez surveiller rx_signaldetect signal comme une perte ou la présence d’un indicateur de liaison. rx_signaldetect indiquera si des données valides sont présentes dans la mémoire tampon RX.
  2. Vous pouvez implémenter un détecteur PPM dans le cœur de l’appareil pour les modes qui n’ont pas de détection de signal pour surveiller la liaison. Le détecteur PPM vous aidera à identifier s’il y a des données valides présentes à la liaison ou non.
  3. La corruption des données ou la condition de dépassement/dépassement de capacité de la phase RX dans la logique utilisateur peut indiquer des données valides ou non valides au niveau de la mémoire tampon RX.

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