ID de l'article: 000079313 Type de contenu: Dépannage Dernière révision: 15/05/2013

Pourquoi le signal afi_half_clk n’est-il pas limité dans mon contrôleur mémoire uniPHY ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans les versions 12.1 et ultérieures du logiciel Quartus® II, les contrôleurs mémoire basés sur UniPHY ne sont pas soumis aux contraintes SDC afin de limiter correctement l’horloge afi_half_clk menant à une analyse incorrecte de la synchronisation pour le domaine de l’horloge afi_half_clk.

     

     

    Résolution

    Si la conception n’utilise pas le signal afi_half_clk, aucune modification n’est nécessaire.

    Si la conception utilise le signal afi_half_clk, ajoutez une affectation de create_generated_clock pour afi_half_clock au fichier SDC de haut niveau.

     

    S’il n’y a pas de fichier SDC de haut niveau, créez-en un et ajoutez-le à la liste des fichiers du projet.

    Ce problème a été résolu dans la version 13.1 du logiciel Intel® Quartus® Prime Edition.

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    Cet article concerne 12 produits

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