En raison d’un bogue dans le testbench, le fichier du moniteur altpcietb_pipe_xtx2yrx.v génère de fausses erreurs lors de la réinitialisation.
Comme ces contrôles sont destinés uniquement au mode PIPE externe, il doit être désactivé lorsque la conception fonctionne en mode Série.
Vous trouverez ci-dessous certains des messages d’erreur :
# ERREUR : 196 ns TxElecIdle n’a pas revendiqué lors de la réinitialisation revendiquée, Lane : 0, MAC : EP
# ERREUR : Powerdown 196 ns pas P1 lors de la réinitialisation revendiquée, Lane : 0, MAC : EP
Pour supprimer ces erreurs, vous devez procéder comme suit :
1. Ouvrez /< fait de l'>_examples/common/testbench/altpcietb_pipe_xtx2yrx.v et de la ligne goto 189
2. Devenez éligible (pipe_mode == 1'b1) à l’état d’origine ou remplacez-le par le nouveau code
Le code RTL Verilog d’origine :
si ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1))
Le nouveau code RTL Verilog :
si ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1) & (pipe_mode == 1'b1))
Ce problème sera résolu dans une version ultérieure de Quartus® Logiciel II.