ID de l'article: 000079459 Type de contenu: Dépannage Dernière révision: 18/06/2012

Erreur interne possible avec les conceptions Arria V ou Cyclone V à l’aide du contrôleur mémoire dure

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les DDR2 et DDR3, LPDDR2, QDR II et RLDRAM Produits II.

    Une erreur interne peut se produire dans les conceptions ciblant Arria V ou Cyclone les périphériques V et à l’aide d’un contrôleur mémoire dure, lorsque le MPFE, Les entrées d’horloge MMR et SC du contrôleur mémoire dure ne sont pas pilotée par un PLL ou par un tampon d’horloge.

    Résolution

    La solution à ce problème est de s’assurer que vous pilotez les entrées d’horloge MPFE, MMR et SC dans une PLL.

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V

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