Dans le Stratix® V Hard IP PCIe core v12.0, leclk fixe est piloté par l’entrée d’horloge de référence Serdes ref_clk directement, de sorte que le signal fixedclk_locked signal soit supprimé de la liste des ports.
Dans le Stratix® V Hard IP PCIe core v12.0, leclk fixe est piloté par l’entrée d’horloge de référence Serdes ref_clk directement, de sorte que le signal fixedclk_locked signal soit supprimé de la liste des ports.
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