ID de l'article: 000079522 Type de contenu: Dépannage Dernière révision: 29/08/2012

Pourquoi la simulation montre-t-elle des violations du délai de conservation du récepteur Stratix_II_LVDS ?

Environnement

  • Simulation
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez avoir ce problème en raison d’un problème connu avec le fichier de sortie du format de retard standard(.sdo)du fichier de synchronisation du récepteur LVDS® Stratix II. Les violations de la durée de conservation apparaissent entre l’entrée des données et le signal d’horloge des dataout_reg instances du module bit_slip.

    L’analyseur de synchronisation Quartus® II ne signale pas ces violations du délai d’attente. L’analyseur de synchronisation vérifie la marge de recherche de récepteur (RSKM) dans le bloc LVDS et signale toute violation. Tant que le RSKM est satisfait, le matériel est garanti de fonctionner. Le circuit bit_slip définit correctement le bit de sortie final.

    Par conséquent, ces violations de la conservation de la simulation du récepteur LVDS peuvent être ignorées en toute sécurité.

    Ce problème est résolu dans la version 5.0 SP1 du logiciel Quartus II. À partir de cette version du logiciel, le fichier SDO n’inclut pas les vérifications d’attente pour le matériel qui est garanti de fonctionner tant que le RSKM est satisfait.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® II

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