ID de l'article: 000079528 Type de contenu: Dépannage Dernière révision: 01/07/2013

Échec de synchronisation possible sur certains chemins de conception ciblant Cyclone les périphériques V

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits DDR2, DDR3 et LPDDR2.

    Les interfaces de mémoire externes ciblant Cyclone les périphériques V peuvent échec de synchronisation des expositions sur les chemins des nœuds suivants aux FPGA cœur :

    *if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*

    Résolution

    La solution à ce problème est la suivante :

    • Limiter le placement des nœuds de cœur pour répondre à la synchronisation Exigences.
    • Compilez la PI à l’aide de plusieurs graines et d’une synthèse supplémentaire et optimisations du fitter activées.

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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