ID de l'article: 000079554 Type de contenu: Dépannage Dernière révision: 11/09/2012

Stratix contrôleur QDRII/SDRAM V au débit complet a-t-il un problème de fermeture du timing ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Oui, il est possible que vous constatiez des violations de synchronisation hors des cadres avec Stratix® V QDRII/ à taux plein. Ce problème sera résolu dans une version ultérieure du logiciel et de l’IP Quartus® II.
    Résolution

    Pour résoudre ce problème, dans le fichier SDC, localisez ces lignes :

    si {} {

    set_clock_uncertainty -à [get_clocks_*] -add-hold 0.200

    set_clock_uncertainty -à [get_clocks_*] -add-hold 0.100

    set_clock_uncertainty -à [get_clocks_*] -add-hold 0.160

    }

    et changez-les

    si {} {

    set_clock_uncertainty -à [get_clocks_*] -add-hold 0.400

    set_clock_uncertainty -à [get_clocks_*] -add-hold 0.150

    set_clock_uncertainty -à [get_clocks_*] -add-hold 0.225

     

    set_clock_uncertainty -à [get_clocks_*] -add-setup 0.200

    }

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    FPGA Stratix® V GX
    FPGA Stratix® V E
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