ID de l'article: 000080003 Type de contenu: Information et documentation de produit Dernière révision: 09/12/2014

Comment connecter l’horloge et rétablir une mémoire dure Intel® Arria® 10 FPGA HPS lorsque le FPGA n’est pas programmé ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Horloge
  • Réinitialiser
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le contrôleur mémoire dure (HMC) HPS (Intel® Arria® 10 FPGA) peut être utilisé alors que le tissu FPGA n’est pas configuré, mais l’horloge de référence du circuit à blocage de phase (PLL) et les signaux de réinitialisation doivent être configurés d’une manière spécifique.

    Résolution

    Seule la colonne des E/S doit être configurée initialement pour que le contrôleur HMC HPS puisse être utilisé ; le tissu FPGA n’a pas besoin d’être configuré.

    L’horloge de référence PLL du HPS HMC est recommandée à partir des broches d’horloge d’entrée dédiées de la banque d’E/S. Dans platform designer, vous connectez le port d’entrée d’horloge (pll_ref_clk_clock_sink) du contrôleur HPS HMC à une source d’horloge qui est exportée pour vous connecter aux broches d’horloge d’entrée dédiées ou exporter ce signal directement.

    L’entrée global_reset_n du HPS HMC ne peut pas être utilisée si le tissu FPGA n’est pas configuré. De plus, cette réinitialisation globale réinitialiserait l’ensemble de la colonne des E/S, pas seulement les banques d’E/S utilisées pour le HPS HMC. Dans platform designer, vous exportez le signal d’entrée de réinitialisation du contrôleur HMC HPS (global_reset_reset_sink) ou vous pouvez lier cela à une source de réinitialisation qui peut être utilisée une fois que le fabric FPGA est configuré.

    Le HPS peut indirectement réinitialiser le HPS HMC via des registres de l’espace de calibrage IOAUX accessibles par le HPS. Il existe deux bus huit bits (core2seq et seq2core) entre la colonne HPS et E/S permettant aux logiciels d’écrire et de lire sur des registres dans l’espace mémoire Nios® II. Le Gestionnaire de réinitialisation du HPS gère la poignée de main avec le processeur Nios® II à l’aide de ces bus (définis comme des ports hmc_gpio_core2seq et hmc_gpio_seq2core). Ces ports GPIO constituent une connexion dure entre le HPS et la colonne des E/S. Pour demander une réinitialisation et une recalibrage du HPS HMC, le logiciel peut écrire 0x0f au registre core2seq pour lancer la poignée de main.

    Poignée de main entre HPS et le processeur Nios II

    Nios II vote le registre core2seq jusqu’à ce que le logiciel écrit un 0x0f au registre core2seq.

    Nios II processeur rédigera 0x07 sur le bus seq2core pour reconnaître qu’il a vu la demande de réinitialisation et a commencé le processus.

    HPS sondera le seq2core jusqu’à ce qu’il voit que Nios II processeur a écrit 0x08 indiquant que la réinitialisation et le recalibrage est effectué.

    HPS rédigera 0x00 à core2seq pour reconnaître que le processeur Nios II a terminé.


    Nios II processeur rédigera 0x00 sur seq2core pour terminer la poignée de main.

    En résumé

    Vous devez d’abord réinitialiser le HPS, puis le HPS le réinitialiser indirectement par l’intermédiaire du processeur Nios II.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 GX

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