Identifiant de l'article: 000080373 Type de contenu: Dépannage Dernière révision :: 11/06/2019

Pourquoi l’interface Intel® Stratix® 10 Avalon® -MM pour PCIe* IP avec DMA interne envoie-t-elle l’état « Fait » du mover en lecture avant de terminer le transfert de données ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Ce problème est dû à une condition de race du chemin de données. La mise à jour de l’état du mover en lecture DMA « Done » et les données d’exécution sont divisées en interne en deux (2) chemins/tampons différents. Les données prennent une plus longue voie vers l’esclave Avalon® -MM par rapport à la mise à jour de l’état.

     

    Solution

    Cette condition de race du chemin de données est facile à observer dans une simulation. Cependant, l’état « Done » du mover en lecture signalé quelques cycles d’horloge plus tôt que l’exécution du transfert de données ne sera pas un problème dans le système matériel réel en raison de la latence.

    Produits associés

    Cet article concerne 1 Produits

    FPGA et FPGA SoC Intel® Stratix® 10

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