Le problème est dû à la mauvaisecorlation du modèle de synchronisation dans le Quartus® version 16.1 du logiciel Prime et antérieure, cela affecte le chemin d’entrée/sortie à double débit de données (DDIO) Arria® 10. Cette erreur de synchronisation entraîne une analyse incorrecte du timing sur le chemin, ce qui mène à ce que la violation du timing ne soit pas saisie et signalée dans le rapport de l’analyseur de synchronisation TimeQuest.
Les cas d’utilisation affectés sont :
- Tous les Arria 10 périphériques VID qui utilisent le chemin d’entrée gpIO DDIO full rate to Half Rate
- Tous les Arria 10 périphériques non VID (sauf pour les périphériques 10AX115, 10AX090, 10AT115 et 10AT090) qui utilisent le chemin d’entrée DDIO Full Rate to Half Rate avec « io_48_lvds_tile_edge » dans la banque d’E/S utilisée.
Pour la conception affectée comme indiqué dans l’exemple de cas d’utilisation ci-dessus, l’analyse de synchronisation de rediffusion à l’aide du logiciel Quartus Prime version 17.0 ou une version ultérieure. Si des violations de synchronisation sont observées sur DDIO_IN chemin Full Rate to Half Rate, modifiez la phase des horloges générées à partir du projet PLL et recompile