ID de l'article: 000080394 Type de contenu: Dépannage Dernière révision: 15/06/2017

Pourquoi le Altera LVDS SERDES IP en mode Tx ne génère-t-il pas le modèle de simulation VHDL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 17.0 du logiciel Intel® Quartus® Prime Pro Edition et versions ultérieures, il est possible que vous voyiez que l’IP LVDS SERDES Altera ne génère pas. Ce problème se produit lorsque l’IP est en mode Tx et que vous avez sélectionné VHDL pour le modèle de simulation.

    Résolution

    Pour contourner ce problème, génèrez le modèle de simulation dans Verilog HDL.

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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