ID de l'article: 000080451 Type de contenu: Dépannage Dernière révision: 14/02/2019

Pourquoi la simulation PLL échoue-t-elle avec le modèle de simulation HDL de Verilog pour Intel® Cyclone® périphérique 10 LP ?

Environnement

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le modèle de simulation Verilog HDL de l’IP IOPLL pour Intel® Cyclone® les périphériques 10 LP n’est pas pris en charge dans la version 17.1 et antérieure du logiciel Prime Standard Edition Intel® Quartus®. Vous verrez que les horloges de sortie IOPLL ne basculent pas.

    Résolution

    Pour simuler l’IP IOPLL pour Intel® Cyclone® périphériques LP, utilisez soit le modèle de simulation VHDL en 17.1, soit le modèle Verilog HDL dans la version 18.0 ou une version ultérieure du logiciel Intel® Quartus® Prime Standard Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Cyclone® 10 LP

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