ID de l'article: 000080607 Type de contenu: Dépannage Dernière révision: 13/04/2017

Pourquoi y a-t-il une horloge non contrainte, altera_dual_boot : dual_boot_0|alt_dual_boot_avmm : alt_dual_boot_avmm_comp|alt_dual_boot : alt_dual_boot|ru_clk ?

Environnement

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 15.1 du logiciel Quartus® Prime Standard Edition, vous pouvez voir ce message d’avertissement dans l’Analyseur de synchronisation TimeQuest lors de l’utilisation de la Altera double configuration IP. Ce problème apparaît dans la conception ciblant MAX® 10 périphériques.

     

     

    Résolution

    Pour contourner ce problème, appliquez la contrainte suivante dans le fichier sdc

    create_generated_clock -nom {ru_clk} -source [get_ports {clk}] -divide_by 2 -master_clock {clk} [get_registers {*ru_clk}]

    Ce problème est résolu à partir de la version 16.0 du logiciel Intel® Quartus® Prime Standard Edition.

     

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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