ID de l'article: 000080678 Type de contenu: Messages d'erreur Dernière révision: 19/02/2020

Erreur (18694) : l’horloge de référence de PLL « qsys_top_0|a10_tse_mac_pcs|a10_tse_mac_pcs|i_lvdsio_rx_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll », qui alimente une instance IP LVDS SERDES Altera, n’est pas pilotée pa...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition version 18.1 à partir de la version 18.1 et dans le logiciel Intel® Quartus® Prime Standard Edition version 19.1, l’utilisateur rencontrera l’erreur de compilation de projet ci-dessous Intel® Quartus® lors de l’utilisation de l’Ethernet triple vitesse à port unique et de la puce de référence PHY embarquée AN647.

    L’erreur est due à la promotion manuelle de l’horloge de référence LVDS vers une horloge globale dans le cadre de la cession QSF indiquée ci-dessous dans la conception de référence.

     set_instance_assignment nom GLOBAL_SIGNAL GLOBAL_CLOCK à ref_clk

     

    Erreur (18694) : l’horloge de référence de PLL « qsys_top_0|a10_tse_mac_pcs|a10_tse_mac_pcs|i_lvdsio_rx_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll », qui alimente une instance IP LVDS SERDES Altera, n’est pas pilotée par une broche d’horloge de référence dédiée de la même banque. Utilisez une broche d’horloge de référence dédiée pour garantir répondre à la spécification de débit de données IP maximal LVDS SERDES.

     

    Résolution

    Pour contourner ce problème, désactivez manuellement la promotion du refclk LVDS à l’aide de la cession QSF ci-dessous

    GLOBAL_SIGNAL désactivée set_instance_assignment-nom -à ref_clk

     

    Produits associés

    Cet article concerne 1 produits

    Intel® Arria® 10 FPGAs and SoC FPGAs

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