ID de l'article: 000080681 Type de contenu: Dépannage Dernière révision: 23/10/2019

Pourquoi le cœur IP Ethernet Intel® Stratix® 10 25G reçoit-il des paquets aléatoires erronées dans un état ouvert ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans de rares cas, le cœur IP Ethernet 10 25G Intel® Stratix® peut toujours recevoir des paquets aléatoires erronées lors d’un fonctionnement dans un état de fonctionnement ouvert, c’est-à-dire qu’aucune fibre ou module QSFP28 n’est connecté.

    Résolution

     

    Une solution à ce problème est de modifier le paramètre SYNOPT_STRICT_SOP dans le fichier de l’emballage IP de haut niveau à 1.

    Cette solution de contournement n’est disponible que pour les conceptions dont la fonctionnalité de transfert direct en préamble est désactivée.

     

    Localisez le fichier de l’emballage de la variante IP Ethernet 25G à /synth/.v.

    À l’instantiation de l’IP Ethernet 25G spécifique de la version, changez le paramètre SYNOPT_STRICT_SOP de (0) à (1).

    Ne vous débarrassez pas du cœur IP Ethernet 25G. Compilez votre conception.

     

    Exemple de fichier variante IP de conception à /synth/ex_25g.v:

    ex_25g_alt_e25s10_191_dyjat6a(s)

    . SYNOPT_READY_LATENCY (0),

    . SYNOPT_CORE_VAR (0),

    . SYNOPT_KHZ_REF_EN (0),

    . SYNOPT_RSFEC (0),

    . SYNOPT_DIV40 (1),

    . SYNOPT_LINK_FAULT (0),

    . SYNOPT_STRICT_SOP                  (1),

    . SYNOPT_PREAMBLE_PASS (0),

     

    Veuillez noter que vous pouvez observer des données indésirables sur le bus l1_rx_data 64 bits. La l1_rx_valid doit être utilisée comme indicateur pour accepter ou ignorer les données.

     

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

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