ID de l'article: 000080736 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Erreur : la fréquence d’entrée de Cruclk [0] de la PLL du récepteur GXB du récepteur GXB à 0,0 MHz de l’atom du récepteur GXB « rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec...

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Pendant la compilation complète, le message d’erreur ci-dessous peut être affiché. Cela est dû à une période d’incadensence CMU PLL incorrecte. Il est possible que vous rencontriez des problèmes de simulation en raison du même problème.

 

Pour résoudre cette erreur, ouvrez la _riophy_gxb.v, changez la

alt2gxb_component.cmu_pll_inclock_period = 1000000/fréquence d’horloge d’entrée à partir de la valeur incorrecte. Ensuite, le modèle de simulation fonctionnelle IP du RapidIO® le®MegaCore .

 

Pour rendre le modèle de simulation fonctionnelle IP plus réaliste :

1.       Ouvrez une invite de commande et dirigez le chemin vers votre répertoire de projet.

2. Tapez la ligne de       commande suivante pour repousser le modèle de simulation fonctionnelle IP de l’IP MegaCore avec l’option de ligne de commande quartus_map SIMGEN_RAND_POWERUP_FFS=DÉSACTIVÉe :

 

quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF » --family=stratixiv \

--source= »./rio_rio.v » \

--source= »./rio_riophy_gxb.v » \

--source= »./rio_phy_mnt.v » \

--source= »./rio_riophy_xcvr.v » \

--source= »./rio_riophy_dcore.v » \

--source= »./rio_riophy_reset.v » \

--source= »./rio_concentrator.v » \

--source= »./rio_drbell.v » \

--source= »./rio_io_master.v » \

--source= »./rio_io_slave.v » \

--source= »./rio_maintenance.v » \

--source= »./rio_reg_mnt.v » \

--source= »./rio_transport.v » \

rio.v

 

 

3.       Vous devez modifier la ligne de commande en fonction du bon périphérique et des informations HDL.

Exemple : « CBX_HDL_LANGUAGE=Verilog » ou « CBX_HDL_LANGUAGE=HDL »

«--family=Stratix® IV » ou = un des « Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX »

 

4.   Après la commande, le logiciel Quartus® II soumettra un nouveau fichier de modèle de simulation fonctionnelle IP aux paramètres d’inclock cMU PLL modifiés.

 

Erreur : la fréquence d’entrée de Cruclk [0] du récepteur PLL GXB de 0,0 MHz de l’atom du récepteur GXB " rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec[0].receive " doit être dans la plage de fréquences de 50,0 MHz à 623,1 MHz

Produits associés

Cet article concerne 2 produits

FPGA Stratix® II GX
FPGA Arria® GX

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