Identifiant de l'article: 000080779 Type de contenu: Dépannage Dernière révision :: 11/16/2020

Pourquoi l’horloge générée n’est-elle pas correcte lorsqu’il existe plusieurs instances Intel® P-Tile Avalon-ST pour PCI Express ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 20.3 du logiciel Intel® Quartus® Prime Pro Edition, les horloges PCIe peuvent ne pas être générées correctement lorsqu’il existe plusieurs instances Intel P-Tile Avalon-ST pour PCI Express ayant des configurations différentes. Ce problème se produit dans les conceptions ciblant les périphériques Intel® Agilex® P-Tile. Le fichier SDC généré par l’IP comprend des wildcards permettant de faire correspondre le chemin d’horloge. Seul le fichier SDC du premier IP PCIe est lu correctement.

    Solution

    Pour contourner le problème, utilisez le fichier SDC ci-joint pour remplacer celui généré dans l’instance /intel_pcie_ptile_ast_310/synth/intel_ptile_pcie.sdc.

    intel_ptile_pcie.sdc

    Le problème est résolu dans la version 20.4 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 Produits

    FPGA et FPGA SoC Intel® Agilex™ 7 série F

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