ID de l'article: 000080842 Type de contenu: Dépannage Dernière révision: 28/01/2019

Pourquoi le Intel® FPGA IP Ethernet 100G à faible latence échoue-t-il sur Intel® Stratix® 10 FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour faible latence 100G Ethernet pour Arria® 10 et Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lors de l’utilisation du Intel® FPGA IP Ethernet 100G faible latence avec le mode BARRETTEC et/ou KR activé sur Intel® Stratix® 10 FPGA, des violations de la synchronisation peuvent être observées.

    Résolution

    Pour contourner ces violations de synchronisation lors de l’utilisation de Intel® Quartus® Prime version 18.0 ou 18.1 :

    • Un.Vérifier Lla Faible latence Ethernet 100G Intel® FPGA IP Placement en utilisant le planificateur de puce Quartus Prime.
      • Si un bloc dur du cœur empêche le placement du Intel® Stratix® le placement de l’IP 10 100 G, il peut créer un routage long et entraîner des mauvais timings.
      • Dans ce cas, choisissez un ensemble différent d’emplacements d’émetteur-récepteur si possible.
    • b. Essayez de balayer les graines pour obtenir un meilleur résultat en matière de synchronisation.

    Ce problème a été amélioré mais n’a pas été résolu dans la version 19.1 du logiciel Intel® Quartus® Prime Edition.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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