ID de l'article: 000080852 Type de contenu: Dépannage Dernière révision: 24/09/2019

Pourquoi la simulation d’exemple de conception dans NCSim ou Xcelium échoue-t-elle pour la variante du cœur IP Intel® Stratix®FPGA Ethernet 100G 100G à faible latence lors de la sélection des options « Enable RS-FEC » (Activer RS-FEC) ou « ...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet faible latence 100G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 18.1 et les versions antérieures du logiciel Intel® Quartus® Prime Pro Edition, la simulation de l’exemple de conception pour la variante IP Intel® Stratix® 10 FPGA Ethernet 100G à faible latence avec « Enable RS-FEC » ou
    Les options « Enable Dynamic RS-FEC » sélectionnées échouent sous NCSim ou Xcelium. Cet échec prend généralement la forme suivante :

    *F,NOSNAP : l’instantané 'basic_avl_tb_top' n’existe pas dans les bibliothèques.

    Résolution

    Pour contourner ce problème, ne sélectionnez pas les options Activer RS-FEC ou Activer RS-FEC dynamique dans l’éditeur de paramètres de l’IP lors de la génération de l’exemple de conception pour la simulation dans NCSim ou Xcelium.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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