ID de l'article: 000080940 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi la latence d’accès à l’interface CSR UniPHY a-t-elle été augmentée dans la version 11.0 et une version ultérieure de l’IP par rapport à la version 10.1 de l’IP ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Une augmentation de l’accès est attendue dans la version 11.0 et ultérieure de l’IP en raison du changement d’architecture du registre de configuration et de statut (CSR). Avant la version 11.0, l’interface Avalon-MM du contrôleur a été exposée au PHY, mais dans la version 11.0 et la version ultérieure, Avalon-MM bridge et l’infrastructure de traitement de latérite sont utilisés pour exporter l’interface Avalon-MM ainsi que le PHY CSR.
    Résolution

     

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® II GX
    FPGA Stratix® III
    FPGA Stratix® IV E

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