Identifiant de l'article: 000080958 Type de contenu: Dépannage Dernière révision :: 07/31/2017

Pourquoi Arria les horloges de sortie IOPLL 10 sont alignées avec le bord descendant et non l’horloge de pointe montante de l’horloge de référence ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison du problème dans le logiciel Quartus® Prime, le modèle de simulation IOPLL montrera la périphérie des horloges de sortie attribuée au bord descendant de l’horloge de référence, pas le bord montant de l’horloge de référence.

    Ce n’est pas le comportement que vous voyiez dans le silicium. Il s’agit d’un bogue dans le modèle de simulation et n’affecte pas le matériel. Le TimeQuest analysera le timing en ce qui concerne la périphérie montante de l’horloge de référence.  Cela sera corrigé dans la version ultérieure de Quartus®.

     

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    FPGA et FPGA SoC Intel® Arria® 10

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