Identifiant de l'article: 000080968 Type de contenu: Dépannage Dernière révision :: 09/11/2012

Que deviennent les p_clk, les core_clk_out et les Avalon largeur d’interface lorsque le cœur des trains descendants PCIe ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le cœur PCI Express® fonctionne toujours comme spécifié dans la configuration d’origine. La largeur de l’interface core_clk_out et Avalon® reste inchangée.

Par exemple, l’assumming du cœur PCIe dur IP est configuré comme Gen2x8, avec pclk=500 MHz, core_clk_out=250 MHz et Avalon largeur = 128. S’il est downtrainé vers Gen1x1, il fonctionnera en paramètres Gen1 avec pclk=250 MHz, core_clk_out=250 MHz, et Avalon largeur = 128.

La description ci-dessus s’applique à la fois à l’IP dure et à l’IP soft.

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