ID de l'article: 000081366 Type de contenu: Messages d'erreur Dernière révision: 03/12/2014

Avertissement (177007) : le(s) PLL(s) placé(s) à l’emplacement &ltPLL location> n’ont pas d’horloge PLL pour compenser spécifié - le Fitter tentera de compenser toutes les horloges PLL

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez le message d’avertissement ci-dessus lorsque vous compilez l’exemple de conception du contrôleur mémoire DDR3 uniPHY.

     

     

    Résolution

    Cet avertissement s’affiche lorsque les utilisateurs ne spécifient pas s’ils souhaitent que les chemins de retour d’information et de sortie soient différents.

    Intel® Quartus® essaiera d’associer les deux chemins avec la même voie de compensation.

     

    Cet avertissement peut être corrigé en paramétrant la cession QSF suivante :

    MATCH_PLL_COMPENSATION_CLOCK off -to * du nom set_instance_assignment

    Produits associés

    Cet article concerne 5 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SE

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