ID de l'article: 000081389 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi le verrou CMU PLL se verrouille-t-il dans la configuration bondie avant que le signal d’achalandage ne soit signalé dans Arria II GX/GZ, Stratix les périphériques IV GX/GT et Hardcopy GX ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous voyiez le verrouillage CMU PLL en vrac dans la configuration collée avant que le signal chargé ne soit signalé dansArria® II GX/GZ, Stratix® iv GX/GT et les périphériques Hardcopy® GX si la CMU PLL est mise hors tension avant que le signal ALTGX_RECONFIG occupé ne soit signalé pendant le processus d’annulation du décalage. La CMU PLL est mise hors tension pour un calibrage de la tension interne dans la configuration bondée.

Les utilisateurs qui n’utilisent que la périphérie montante du signal pll_locked pour déclencher tx_digitalreset seront affectés.

La solution de contournement consiste à attendre que ALTGX_RECONFIG signal chargé s’affirme avant de surveiller pll_locked.

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Cet article concerne 5 produits

FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Stratix® II GT
Périphériques ASIC HardCopy™ IV GX
FPGA Stratix® II GX

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