Problème critique
La définition de fixclk
la version 11.1 dans le PHY
Chapitre IP Core pour PCI Express (PIPE) de l’émetteur-récepteur
Guidede l’utilisateur du cœur IP PHY , indique qu’il doit être connecté
vers une source d’entrée d’horloge distincte et gratuite. Toutefois, cette solution séparée
horloge n’est pas nécessaire. Vous pouvez en tirer fixedclk
pll_ref_clk
.
Aucune solution de contournement n’est nécessaire. Ce problème est résolu dans la version 12.0 de l’émetteur-récepteur Guide de l’utilisateur de PHY IP Core.