Pourquoi les problèmes de synchronisation sont-ils signalés lors de l’utilisation de derive_pll_clocks à l’aide de contrôleurs mémoire UniPHY ?

En raison d’un problème dans la version 13.0 SP1 du logiciel Quartus® II avec le correctif 1.dp5, vous observerez certains messages d’avertissement pendantl’étape Fitterde la compilation, ainsi que des problèmes de DDR dans l’analyseur de synchronisation TimeQuest lorsque les critères suivants sont satisfaits : 

• derive_pll_clocks est appelé dans un fichier de contrainte de conception Synopsys(.sdc)après les fichiers .sdc générés avec la mégafunction basée sur UniPHY
• Contoller de mémoire DDR2 ou DDR3 uniPHY utilisé avec les plages de fréquences suivantes :

L’avertissement suivant peut apparaître pendant l’analyse statique du timing à l’aide de l’analyseur de synchronisation TimeQuest :

Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.

Pour contourner ce problème, téléchargez et installez le correctif ci-dessous. Le correctif 1.dp5 du logiciel Quartus II version 13.0 SP1 doit être installé pour que le correctif ci-dessous fonctionne correctement.

• Téléchargez la version 13.0 SP1 du correctif 1.dp5l pour Windows (.exe)
• Téléchargez la version 13.0 SP1 du correctif 1.dp5l pour Linux (.run)
• Téléchargez le readme pour le logiciel Quartus II version 13.0 SP1 du correctif 1.dp5l (.txt)

L’IP EMIF doit être réinventée de bout en bout et la conception a été re compilée une fois que le correctif ci-dessus a été installé avec succès.

Ce problème sera résolu dans une version ultérieure du logiciel Quartus II.