ID de l'article: 000082086 Type de contenu: Dépannage Dernière révision: 11/09/2012

Quelle est la fréquence de sortie externe maximale d’une Stratix PLL améliorée (niveau de vitesse-5) entraînant une broche d’horloge de sortie dédiée utilisant la norme D/S LVDS ?

Environnement

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Dans la version 3.1du manuel Stratix , sep 2004, le taux d’horloge de sortie maximal Stratix pour PLL[5, 6, 11, 12] broches dans le tableau des packages Flip-Chip indique la fréquence d’horloge de sortie maximale comme 500 MHz, pour tous les échelons de vitesse Stratix. Le tableau des spécifications PLL améliorées pour les échelons de -5 vitesses montre que le paramètre fout_ext (fréquence de sortie maximale pour les horloges externes) à 526 MHz.

    La raison de la différence est que les PLL améliorés ont un taux d’horloge de sortie maximum de 526 MHz lorsqu’ils pilotent leurs broches de sortie d’horloge dédiées. Cette fréquence d’horloge maximale de sortie est encore limitée en fonction de la norme d’E/S utilisée sur l’PLL_OUT broche et le package de périphériques. Par exemple, dans les packages à puces flip-chip, le taux d’horloge de sortie LVDS maximum est de 500 MHz pour un périphérique de niveau de vitesse -5. Dans les packages à liaison filaire, le taux d’horloge de sortie LVDS maximum est de 311 MHz pour un périphérique de niveau de vitesse -5.

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    FPGA Stratix®

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