La raison de la différence est que les PLL améliorés ont un taux d’horloge de sortie maximum de 526 MHz lorsqu’ils pilotent leurs broches de sortie d’horloge dédiées. Cette fréquence d’horloge maximale de sortie est encore limitée en fonction de la norme d’E/S utilisée sur l’PLL_OUT broche et le package de périphériques. Par exemple, dans les packages à puces flip-chip, le taux d’horloge de sortie LVDS maximum est de 500 MHz pour un périphérique de niveau de vitesse -5. Dans les packages à liaison filaire, le taux d’horloge de sortie LVDS maximum est de 311 MHz pour un périphérique de niveau de vitesse -5.
Environnement
La raison de la différence est que les PLL améliorés ont un taux d’horloge de sortie maximum de 526 MHz lorsqu’ils pilotent leurs broches de sortie d’horloge dédiées. Cette fréquence d’horloge maximale de sortie est encore limitée en fonction de la norme d’E/S utilisée sur l’PLL_OUT broche et le package de périphériques. Par exemple, dans les packages à puces flip-chip, le taux d’horloge de sortie LVDS maximum est de 500 MHz pour un périphérique de niveau de vitesse -5. Dans les packages à liaison filaire, le taux d’horloge de sortie LVDS maximum est de 311 MHz pour un périphérique de niveau de vitesse -5.