Problème critique
Lorsque vous utilisez l’IP dur E-Tile Intel® Stratix® 10 FPGA pour le cœur Ethernet Intel® FPGA IP, les réinitialisations TX, RX et CSR ne fonctionnent pas correctement en raison d’une erreur dans le fichier alt_ehipc3_sl_soft.sv, les signaux suivants sont connectés comme suit :
.soft_tx_rst_in (i_sl_soft_csr_rst),
.soft_rx_rst_in (i_sl_soft_tx_rst),
.soft_csr_rst_in (i_sl_soft_rx_rst),
Cela a été confirmé comme un bogue.
Pour contourner ce problème, utilisez les signaux de la manière suivante :
1. Pour réinitialiser l’utilisation soft_tx-rst_in i_sl_soft_csr_rst
2. Pour réinitialiser l’soft_rx_rst_in d’utilisation i_sl_soft_tx_rst
3. Pour réinitialiser l’utilisation du soft_csr_rst_in i_sl_soft_rx_rst
Ce problème a été résolu à partir de Intel® Quartus® version 18.0 de la version 18.0 du logiciel Prime 1.