Identifiant de l'article: 000082189 Type de contenu: Dépannage Dernière révision :: 04/16/2015

Pourquoi reçois-je des échecs de synchronisation sur le signal de pld_clk_inuse_hip_sync PCI Express de 10 disques durs Arria ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 14.1 du logiciel Quartus® II, il manque des contraintes pour l’IP dure Arria® 10 pour PCI Express®.

    Chemins d’accès au signal pld_clk_inuse_hip_sync peut être défini comme de faux chemins.

    Solution

    Pour résoudre ce problème, ajoutez les contraintes suivantes à votre contrainte de haut niveau (.sdc) fichier après tout derive_pll_clocks Directives:

    # HIP testin broches contraintes SDC
    set_false_path -de [get_pins -compatibility_mode *hip_ctrl*]
    set_false_path -de [get_pins -compatibility_mode *altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_rs_a10_hip:g_soft_reset.altpcie_rs_a10_hip|hiprst*]
    set_false_path à [get_registers *altpcie_a10_hip_pipen1b|pld_clk_inuse_hip_sync]
    set_false_path -de [get_pins -compatibility_mode *|*reset_status_sync_pldclk_r*]
    set_false_path de [get_registers *altpcie_256_sriov_dma_avmm_hwtcl:apps|altpcierd_hip_rs:rs_hip|app_rstn]

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

    Produits associés

    Cet article concerne 3 Produits

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 GX

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