La lecture ou l’écriture Intel® Arria® les valeurs du registre IP PCI Express* 10 est une méthode de débogage efficace. Suivez les étapes ci-dessous pour lire ou écrire les valeurs de registre dans les Intel® Arria® 10 composants IP PCI Express. La première partie montre comment activer le point d’extrémité maître de débogage Altera (ADME) dans les canaux IP PHY Arria 10 émetteurs-récepteurs natifs, Intel Arria 10 cœurs IP ATX PLL d’émetteur-récepteur et Intel Arria 10 cœur IP fPLL d’émetteur-récepteur. La deuxième partie montre comment lire et écrire des valeurs de registre avec Intel® Quartus® console système Prime Pro Edition.
Activation de la fonctionnalité ADME.
PHY émetteur-récepteur Arria 10 natif
1. Activer ADME dans l’éditeur de paramètres IP PCI Express (onglet Configuration, débogage et options d’extension)
2. Générer des HDL (dans Intel Quartus Prime Pro Edition Platform Designer, cliquez sur « Générer --> générer HDL ... »)
Arria cœur IP PLL 10 ATX (uniquement pour Arria mode 10 PCI Express IP Gen3)
3. Naviguez jusqu’au répertoire qui comprend les fichiers de conception PCI Express générés par Platform Designer (par ex., \altera_pcie_a10_hip_171\synthé)
4. Ouvrez le fichier « lcpll_g3xn.v » dans un éditeur de texte
5. Définissez les paramètres suivants ci-dessous dans l’instancence PLL ATX/LC (altera_xcvr_atx_pll_a10)
.rcfg_jtag_enable (1),
.dbg_embedded_debug_enable (1),
.dbg_capability_reg_enable (1),
.dbg_stat_soft_logic_enable (1),
.dbg_ctrl_soft_logic_enable (1),
6. Filez l’horloge reconfig et réinitialisez pour la même instanciation
.reconfig_clk1 (reconfig_clk0),
.reconfig_reset1 (reconfig_reset0),
7. Enregistrez et fermez le fichier « lcpll_g3xn.v »
Arria 10 fPLL IP Core
8. Ouvrez le fichier « fpll_g3.v » dans un éditeur de texte
9. Définissez les paramètres suivants dans l’instatiation fPLL (altera_xcvr_fpll_a10)
.rcfg_jtag_enable (1),
.dbg_embedded_debug_enable (1),
.dbg_capability_reg_enable (1),
.dbg_stat_soft_logic_enable (1),
.dbg_ctrl_soft_logic_enable (1),
10. Filer l’horloge reconfig et la réinitialiser pour la même instanciation
.reconfig_clk1 (reconfig_clk0),
.reconfig_reset1 (reconfig_reset0),
11. Enregistrez et fermez le fichier « fpll_g3.v »
12. Démarrer la compilation de Quartus
13. Téléchargez le SOF
Inscrivez-vous en lecture et écriture avec Console système.
1. Démarrer le kit d’outils de l’émetteur-récepteur Quartus et la conception du chargement
2. Vérifier le contrôle de l’adylxie connectée
% get_service_paths esclave (cette liste de tous les ssyls, y compris XCVR, ATX PLL et fPLL)
3. Vérifiez les informations de PI de chaque index esclave et notez l’IP associée à l’index
% marker_get_info [l’esclave get_service_paths] 0
% marker_get_info [ilhex [get_service_paths esclave] 1]
% marker_get_info [l’esclave get_service_paths] 2]
% marker_get_info [get_service_paths esclave] 3]
4. Lecture/écriture aux registres XCVR ou PLL. Lorsque vous écrivez, lisez-les-modifiez-les. (par ex., m_counter PLL ATX)
% set s [get_service_paths slave] 3] # index 3 est ATX PLL
% open_service $s esclave
% de base_addr 0x0000 nº utilisé pour accéder aux canaux d’émetteur-récepteur
% de configuration ret [master_read_8 $s [expr $base_addr 0x109*4] 1] # lecture de l’adresse PLL ATX 0x109 (m_counter)
% de configuration ret [expr $ret & ~0xf0 | (0x1 <<7)] #clear bit[7:4] et set bit[7] à 1
% master_write_8 $s [expr $base_addr 0x109*4] $ret valeur modifiée par écriture
% set ret [master_read_8 $s [expr $base_addr 0x109*4] 1] # vérifier en lisant
Reportez-vous à Intel Arria carte de registre 10 émetteurs-récepteurs pour connaître l’ensemble des adresses et valeurs du registre.