ID de l'article: 000082380 Type de contenu: Dépannage Dernière révision: 29/06/2018

Lorsque vous utilisez l’IP dure PCI* Express Intel® Arria® 10, pourquoi les vectoriels attribués aux messages (0x05c) ne sont-ils pas écrivables dans la structure de capacité MSI lorsque l’activation de messages multiples est définie ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans Intel® Arria® 10 FPGAs, les bits vectoriels alloués aux données des messages PCIe* ne sont pas écrivables lorsque l’activation de plusieurs messages est définie.

    Par exemple, lorsque l’activation de plusieurs messages est réglée sur 3'b010, et que 32'hFFFFFFFFFF est écrit dans le champ de données de l’espace de configuration, et que les entrées d’interruption de l’utilisateur sont les 0, le logiciel ne peut lire que 32'hFFFFFFFC.

    Il s’agit d’un bogue mineur car le paquet MSI généré par Intel® Arria® 10 Ip dure est toujours correct.

     

    Résolution

    Il n’est pas prévu de résoudre ce problème. Votre conception doit savoir que les bits vectoriels alloués aux données des messages ne sont pas toujours lisibles par le logiciel lorsque plusieurs messages activés sont définis.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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