ID de l'article: 000082424 Type de contenu: Messages d'erreur Dernière révision: 14/04/2014

Une erreur peut se produire lors de la génération d’un contrôleur mémoire dure dans Qsys

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les interfaces DDR2 et DDR3 en utilisant les interfaces dures contrôleur mémoire dans Arria périphériques V ou Cyclone V.

    Lorsque vous utilisez Qsys pour générer une Arria V ou Cyclone V externe contrôleur mémoire, il est possible que le message d’erreur suivant s’affiche pendant la phase du fitter Quartus II :

    Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG" has 10 connections, but the maximum bus width of port SHIFTEN is 9..

    Le message d’erreur se produit lorsque le pll_sharing conduit d’une interface de mémoire externe est exposée à un conduit de haut niveau dans Qsys.

    Qsys émet actuellement un avertissement incorrect, vous donnant la possibilité de le faire exporter le pll_sharing conduit vers un port de haut niveau. Lorsque vous exportez le conduit, il empêche ces signaux d’être adapté correctement par le fitter car ils sont affectés à des Broches. L’erreur d’installateur se produit ensuite.

    Résolution

    La solution à ce problème est d’ignorer l’avertissement de Qsys et de ne pas exporter le conduit vers un port de haut niveau. L’erreur d’installateur alors ne doit pas se produire.

    Pour plus d’informations, reportez-vous aux connaissances suivantes Solution de base :

    Pourquoi vois-je un avertissement Qsys pour le conduit pll_sharing même lorsque l’option du mode de partage PLL est définie sur \'No Sharing\' dans l’UniPHY Paramètres Megacore ?

    Ce problème sera corrigé dans une version ultérieure.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Cyclone® V

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