Le port d’entrée rx_cda_reset de l’ALTLVDS_RX l’héliport n’est pas pris en charge par les dispositifs V GX, GT, SX et ST Arria® et les appareils Cyclone® V à partir du logiciel Quartus® II version 12.1. Le bitslip, également appelé alignement des données, est placé en position de latence nulle (réinitialisation) en estimant pll_areset.
Notez que le modèle de simulation RTL ne réinitialise pas le bitslip lorsqu’pll_areset est revendiqué. Il s’agit d’un problème uniquement avec le modèle de simulation RTL. Le modèle de simulation RTL devrait être corrigé dans une version ultérieure du logiciel Quartus II.
La latence bitslip sera définie à la position nulle lorsque pll_areset est revendiquée dans la simulation au niveau de la porte et dans le matériel.