ID de l'article: 000082655 Type de contenu: Information et documentation de produit Dernière révision: 01/04/2013

Comment réinitialiser le bitslip dans la méga-fonction ALTLVDS_RX des périphériques Arria® V et Cyclone® V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Avalon ALTPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le port d’entrée rx_cda_reset de l’ALTLVDS_RX l’héliport n’est pas pris en charge par les dispositifs V GX, GT, SX et ST Arria® et les appareils Cyclone® V à partir du logiciel Quartus® II version 12.1.  Le bitslip, également appelé alignement des données, est placé en position de latence nulle (réinitialisation) en estimant pll_areset.

    Notez que le modèle de simulation RTL ne réinitialise pas le bitslip lorsqu’pll_areset est revendiqué.  Il s’agit d’un problème uniquement avec le modèle de simulation RTL.  Le modèle de simulation RTL devrait être corrigé dans une version ultérieure du logiciel Quartus II.

     

     

    Résolution

    La latence bitslip sera définie à la position nulle lorsque pll_areset est revendiquée dans la simulation au niveau de la porte et dans le matériel.

    Produits associés

    Cet article concerne 10 produits

    FPGA Cyclone® V GX
    FPGA Arria® V GX
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA SoC Arria® V SX
    FPGA Arria® V GT
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE

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