ID de l'article: 000082805 Type de contenu: Dépannage Dernière révision: 19/01/2015

Pourquoi vois-je des violations de la synchronisation de configuration sur mon Cyclone hpS SDRAM V pour FPGA chemins de cœur ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Il est possible que vous rencontriez de tels problèmes en raison d’une erreur de synchronisation entre les numéros de synchronisation utilisés pendant le processus d’adaptation et les numéros de synchronisation réels utilisés pour l’analyse du timing.
Résolution

Pour améliorer la timngation de la Cyclone® de la mémoire SDRAM V HPS à FPGA les chemins de cœur, vous pouvez essayer de surconsoir les chemins en question en utilisant la cession ci-dessous :

si {$::quartus (nameofexesistanceable) == « quartus_fit » } {
set_max_delay de [get_keepers *\|fpga_interfaces\|f2sdram~FF_*] à [registres get_keepers ]
}

Les noms des and doivent être modifiés pour correspondre à votre structure de conception.
Notez que cette affectation ne surconsduit que les chemins pendant le processus d’adaptation et que l’analyse de synchronisation effectuée dans l’Analyseur de synchronisation TimeQuest sera valide.

La valeur à surconsiquer en dépend de l’étendue de vos violations du timing.

Par exemple :

Si votre relation d’installation par défaut est de 6 ns et que vous avez un relâchement négatif pire cas sur ces chemins de -1ns, l’application d’une valeur set_max_delay de 4,5 ns est raisonnable.

Ou si votre relation d’installation par défaut est de 4 ns et que vous avez un relâchement négatif pire cas sur ces chemins de -100ps, l’application d’une valeur set_max_delay de 3,5 ns est raisonnable.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® II.

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