ID de l'article: 000082945 Type de contenu: Dépannage Dernière révision: 12/11/2013

Quelles sont les définitions des signaux SPI envoyés du bloc de processeur dur (HPS) au bloc de FPGA dans Cyclone SoC V et les périphériques SoC Arria V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La documentation actuelle ne définit pas tous les signaux SPI envoyés du bloc HPS au bloc FPGA dans Cyclone® V SoC et Arria® Périphériques SoC V.  

Résolution La description et l’utilisation des signaux d’interface SPI sont les suivantes.

 

spim0_txd           // 1 bit de données de sortie
          spim0_rxd/1 bit de données d’entrée
spim0_ss_in_n // En mode maître, ce signal peut être utilisé pour indiquer la dispute du maître sur le bus.
Vous pouvez lier haut, if cette fonction n’est pas utilisée
spim0_ss_oe_n   // 1 bit de données permettent - l’utiliser pour tripler le bus txd
spim0_ss_0_n    // sortie select esclave
spim0_ss_1_n    // sortie select esclave
spim0_ss_2_n    // sortie select esclave
spim0_ss_3_n    // sortie select esclave

Ces informations seront mises à jour dans une prochaine version du manuel de l’appareil.

 

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FPGA SoC Arria® V SX

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