ID de l'article: 000083093 Type de contenu: Dépannage Dernière révision: 25/09/2018

Lorsque vous utilisez l’IP dure E-tile pour le Intel® FPGA IP Ethernet en mode 10G/25G, pourquoi les paquets malformés sont-ils détectés après le traitement du signal o_sl_tx_lanes_stable ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec la version 18.0 du logiciel Intel® Quartus® Prime et les versions antérieures, les paquets malformés avec des erreurs CRC peuvent être détectés dans les compteurs de statistiques MAC lors de la transmission des paquets à l’aide de l’IP dure E-tile pour le Intel® FPGA IP Ethernet en mode 10G/25G après la détection du signal o_sl_tx_lanes_stable.

     

    Résolution

    Pour contourner ce problème dans Intel® Quartus® version 18.0 du logiciel Prime et versions antérieures, attendez les cycles d’horloge de 4 6610 dans la simulation ou les cycles d’horloge 163840 dans le matériel après la réinitialisation ou l’alimentation du signal o_sl_tx_lanes_stable suivant la liaison avant de transmettre des paquets de données ultraplats à l’IP dure E-tile pour la Intel® FPGA IP Ethernet en mode 10G/25G.

    Ce problème a été résolu à partir de Intel® Quartus® version 18.0.1 du logiciel Prime Pro.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 TX

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