ID de l'article: 000083329 Type de contenu: Dépannage Dernière révision: 07/01/2019

Pourquoi le générateur de paquets Ethernet 100G Low Latency Intel® Stratix® 10 FPGA IP Design Example envoie-t-il un paquet de longueur supplémentaire >1518 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour faible latence 100G Ethernet pour Arria® 10 et Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un bogue dans le mode fixe et le mode incrémentiel 100G Ethernet Faible latence Intel® Stratix® 10 FPGA mode de conception de cœur IP et le mode incrémentiel, vous pouvez voir le générateur de paquets envoyer un paquet de longueur supplémentaire >1518 dans l’outil TX et les statistiques RX de l’outil de communication Ethernet Link dans l’onglet Statistics Counters (1519 – Incrémenté de trames de octets max. par 1).

    Ce problème n’affectera pas le trafic Ethernet 100G réel.

    Par exemple, lorsque la plage de paquets est définie entre 0x40 et 0x42 avec un total de paquets = 10, vous pouvez voir un paquet supplémentaire envoyé qui incréments un nombre d’octets maximal d’images de 1.

    Résolution

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 5 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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