ID de l'article: 000083384 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi le port de sortie rx_byteorderalignstatus n’est-il pas indiqué lors de la première apparition du schéma de commande d’octet dans la configuration de base à double largeur dans Stratix périphérique IV GX ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Solution

 

Pour les périphériques Stratix® IV GX, le Gestionnaire de plug-ins ALTGX MegaWizard® offre une option pour sélectionner rx_syncstatus commande de octet basée sur le signal de sortie. Cette option est disponible sur l’écran Rate Matcher/Byte Order . Si cette option est sélectionnée, le bloc de commande d’octet se déclenche lorsque rx_syncstatus est revendiqué.

 

Altera a identifié que lors d’une simulation fonctionnelle dans Quartus® II version 8.0   du logiciel, le port rx_byteorderalignstatus n’est pas indiqué lors de la première apparition du schéma de commande d’octet pour la configuration suivante en mode double largeur de base.

  • Largeur d’interface fabric-émetteur-récepteur FPGA : 32 bits
  • Encodeur/décodeur 8b10b désactivé
  • Largeur du motif de l’alignement de mots : 32 bits (ex: 1A2B3C4D)
  • Largeur de commande des octets : 16 bits
  • Schéma de commande des octets : 2 octets du modèle de aligner le mot (ex : 3C4D)

Pour la configuration ci-dessus, le bloc de commande d’octet reçoit rx_syncstatus un cycle d’horloge après avoir reçu le mot données alignées qui contient le schéma de commande des octet. Par conséquent, le_byteorderalignstatus port ne s’affirme pas lors de la première apparition du schéma de commande des octet.

 

Solution de contournement : ce problème sera résolu dans la version 8.1 du logiciel Quartus® II

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FPGA Stratix® II GX

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