ID de l'article: 000083429 Type de contenu: Information et documentation de produit Dernière révision: 26/01/2016

Comment utiliser le circuit de déphasage DQS lorsque la fréquence de l’interface mémoire est inférieure à la fréquence d’horloge de référence minimale de la DLL ?

Environnement

  • Logiciel Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le circuit de déphasage DQS utilise une DLL pour contrôler dynamiquement le délai d’horloge requis par les broches DQS/CQ/CQn/QK#.

    À son tour, la DLL utilise une référence de fréquence pour générer dynamiquement des signaux de commande pour les chaînes de retard dans chaque broche DQS/CQ/CQn/QK#, ce qui lui permet de compenser les variations de processus, de tension et de température (PVT).

    Le circuit de déphasage DQS peut toujours être utilisé pour garantir un déphasage efficace pour les interfaces mémoire fonctionnant en dessous de la fréquence d’entrée DLL minimale de 200 MHz.

    Résolution

    Suivez ces directives :

    1) Pour une fréquence d’interface comprise entre 100MHz et 199MHz, la fréquence de l’horloge alimentant la DLL doit être doublée pour obtenir un déphasage effectif de 45°

    2) Pour une fréquence d’interface comprise entre 50MHz et 99MHz, la fréquence de l’horloge alimentant la DLL doit être multipliée par quatre pour obtenir un déphasage effectif de 22,5°.

    Pour optimiser le déphasage effectif, une autre solution consiste à utiliser la fréquence la plus proche au-dessus de la fréquence d’entrée DLL minimale pour piloter la DLL.

    Vous devriez voir les résultats suivants :

    1) Pour une fréquence d’interface comprise entre 100MHz et 199MHz, vous obtiendrez un déphasage plus proche de 90° ou au-dessus de 45°.

    2) Pour une fréquence d’interface comprise entre 50MHz et 99MHz, vous obtiendrez un déphasage plus proche de 45° ou au-dessus de 22,5°.

    Aux fins de l’analyse temporelle, les paramètres DQS_PHASE_SHIFT de l’IP ALTDQ_DQS2 doivent être réglés sur la valeur effective réelle de déphasage.

    Par exemple, si le paramètre de l’IP ALTDQ_DQS2 DQS_PHASE_SETTING = 2 (paramètre par défaut de 90°), la fréquence mémoire de l’interface est de 178 MHz et la DLL s’exécute à 205 MHz, alors 90 degrés de 205 MHz (1,22 ns) se traduit par 78,14 degrés de 178 MHz.

    Ensuite, définissez DQS_PHASE_SHIFT = 7814 et vérifiez le nombre dans TimeQuest.

    Ajoutez l’affectation suivante au fichier .qsf :

    set_global_assignment -name USE_DLL_FREQUENCY_FOR_DQS_DELAY_CHAIN activé

    Cela s’applique au ciblage Arria® V ou Cyclone® V dans le logiciel Quartus II version 13.0SP1 DP5 ou plus récente et au ciblage Stratix V ou Arria V GZ dans le logiciel Quartus® II version 13.1 ou plus récente.

    L’analyse de synchronisation ne sera pas précise sans cette affectation globale dans le fichier .qsf.

    Produits associés

    Cet article concerne 6 produits

    FPGA et FPGA SoC Arria® V
    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX

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